`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/04/23 09:07:25
// Design Name: 
// Module Name: data_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module data_sim#
(
    parameter DATA_WIDTH = 16
)
(
    input                       data_clk     ,
    input                       data_rstn    ,
    
    output [DATA_WIDTH-1:0]     data_out     ,
    output                      data_vaild   
);


// reg [DATA_WIDTH-1:0] data_out_r     ;
reg [8-1:0]          data_out_r     ;
reg                  data_vaild_r   ;

assign data_out     = {8'h0,data_out_r};
assign data_vaild   = data_vaild_r  ;

// 计数器递增类数据
always @(posedge data_clk ) begin
    if(data_rstn==1'b0) begin
        data_out_r   <= 0;
        data_vaild_r <= 0;
    end
    else begin
        data_out_r   <= data_out_r + 1'b1;
        data_vaild_r <= 1'b1;
    end
end




endmodule
